假设我们有下面这样的一个程序,源代码如下：
/**//* main.c */
#include "mytool1.h"
#include "mytool2.h"
int main(int argc,char **argv)
{
mytool1_print("hello");
mytool2_print("hello");
}
/**//* mytool1.h */
#ifndef _MYTOOL_1_H
#define _MYTOOL_1_H
void mytool1_print(char *print_str);
#endif
/**//* mytool1.c */
#include "mytool1.h"
void mytool1_print(char *print_str)
{
printf("This is mytool1 print %s\n",print_str);
}
/**//* mytool2.h */
#ifndef _MYTOOL_2_H
#define _MYTOOL_2_H
void mytool2_print(char *print_str);
#endif
/**//* mytool2.c */
#include "mytool2.h"
void mytool2_print(char *print_str)
{
printf("This is mytool2 print %s\n",print_str);
}
当然由于这个程序是很短的我们可以这样来编译
gcc -c main.c
gcc -c mytool1.c
gcc -c mytool2.c
gcc -o main main.o mytool1.o mytool2.o
这样的话我们也可以产生main 程序,而且也不时很麻烦.但是如果我们考虑一下如果有一天我们修改了其中的一个文件(比如说mytool1.c)那么我们难道还要重新输入上面的命令?也许你会说,这个很容易解决啊，我写一个SHELL 脚本,让她帮我去完成不就可以了.是的对于这个程序来说,是可以起到作用的，但是当我们把事情想的更复杂一点,如果我们的程序有几百个源程序的时候,难道也要编译器重新一个一个的去编译?
为此,聪明的程序员们想出了一个很好的工具来做这件事情,这就是make.我们只要执行以下make,就可以把上面的问题解决掉.在我们执行make 之前,我们要先编写一个非常重要的文件.--Makefile.对于上面的那个程序来说,可能的一个Makefile 的文件是：
# 这是上面那个程序的Makefile 文件
main：main.o mytool1.o mytool2.o
gcc -o main main.o mytool1.o mytool2.o
main.o：main.c mytool1.h mytool2.h
gcc -c main.c
mytool1.o：mytool1.c mytool1.h
gcc -c mytool1.c
mytool2.o：mytool2.c mytool2.h
gcc -c mytool2.c
有了这个Makefile 文件,不过我们什么时候修改了源程序当中的什么文件,我们只要执行make 命令，我们的编译器都只会去编译和我们修改的文件有关的文件,其它的文件她连理
都不想去理的。
下面我们学习Makefile 是如何编写的。
在Makefile 中也#开始的行都是注释行.Makefile 中最重要的是描述文件的依赖关系的说明.一般的格式是：
target： components
TAB rule
第一行表示的是依赖关系.第二行是规则.
比如说我们上面的那个Makefile 文件的第二行
main：main.o mytool1.o mytool2.o
表示我们的目标(target)main 的依赖对象(components)是main.o mytool1.o mytool2.o
当倚赖的对象在目标修改后修改的话,就要去执行规则一行所指定的命令.就象我们的上面那个Makefile 第三行所说的一样要执行 gcc -o main main.o mytool1.o mytool2.o
注意规则一行中的TAB 表示那里是一个TAB 键Makefile 有三个非常有用的变量.分别是
$@,$^,$<代表的意义分别是：
$@--目标文件,$^--所有的依赖文件,$<--第一个依赖文件.
如果我们使用上面三个变量,那么我们可以简化我们的Makefile 文件为：
# 这是简化后的Makefile
main：main.o mytool1.o mytool2.o
gcc -o $@ $^
main.o：main.c mytool1.h mytool2.h
gcc -c $<
mytool1.o：mytool1.c mytool1.h
gcc -c $<
mytool2.o：mytool2.c mytool2.h
gcc -c $<
经过简化后我们的Makefile 是简单了一点,不过人们有时候还想简单一点.这里我们学习一个Makefile 的缺省规则
..c.o：
gcc -c $<
这个规则表示所有的 .o 文件都是依赖与相应的.c 文件的.例如mytool.o 依赖于mytool.c
这样Makefile 还可以变为：
# 这是再一次简化后的Makefile
main：main.o mytool1.o mytool2.o
gcc -o $@ $^
..c.o：
gcc -c $<
Makefile的处理规则
make命令在处理makefile时是递归处理的。同时，make在处理makefile时会检测目标文件与依赖文件的时间戳。这个特性降低了编译文件时的时间开销，因为其只增量编译更新过的文件。还有一点要注意的是，makefile文件必须以makefile或Makefile为名。
对简单Makefile文件的扩充
Makefile文件就像是一种小型的脚本语言，所以其也支持变量的定义，而灵活使用变量，可以增强Makefile的适应性与灵活性。下面是一个使用变量的Makefile。
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NAME = myfirst
cc = gcc
ac = as
CFLAG = -Wall -o1 -g
#这是编译源程序的编译选项，具体含义可参见前面gcc参数介绍
${NAME} asfile : ${NAME}.o asfile.o
#使用变量时，应该使用$提取符，然后用大括号将变量名括起来
${cc} ${CFLAG} ${NAME}.o -o ${NAME}
${cc} ${CFLAG} asfile.o -o asfile
${NAME}.o : ${NAME}.c
${cc} -c ${NAME}.c -o ${NAME}.o
asfile.o : ${NAME}.s
${ac} ${NAME}.s -o asfile.o
#由汇编代码生成目标文件
${NAME}.s : ${NAME}.c
${cc} -S ${NAME}.c -o ${NAME}.s
#生成汇编代码的方法
other : ${NAME}.o
#other选项并未出现在最终目标中，所以直接使用make命令不会执行这一行。要执行这一行，必须使用make other来执行
${cc} ${CFLAG} ${NAME}.o -o other
#这里并未使用显示规则来指定${NAME}.o的生成方式，因为对于make命令而言，如果在规则中发现name.o文件，其会自动寻找同名的c代码（name.c），然后自动根据找到的代码调用相应的编译器编译生成name.o文件
好了,我们的Makefile 也差不多了,如果想知道更多的关于Makefile 规则可以查看相应的文档。