czh306

二进制码与格雷码的转换(Verilog实现)

module Bin2Grad(BinCode, GradCode);
parameter Code_Width = 8;
input [Code_Width - 1 : 0] BinCode;
output [Code_Width - 1 : 0] GradCode;

integer i;
reg [Code_Width - 1 : 0] GradCode;
always @(BinCode)
    begin
        for (i = 0; i < Code_Width - 1; i = i +1)
            begin
                GradCode[i] = BinCode[i] + BinCode[i + 1];
            end
        GradCode[Code_Width - 1] = BinCode[Code_Width - 1];
    end

endmodule

posted on 2008-10-14 14:42 czh306 阅读(1208) 评论(0)  编辑 收藏 引用 所属分类: Verilog